2-1‘用真值表证明下列性质的正确性:
(a）三变量的德摩根定理:XYz=X+Y+z(b)第二分配律:X+YZ=(X+Y)(X+Z)(c)XY+YZz+&=行＋Y＋XZ
2-2用代数操作证明以下布尔等式:
(a)P+xY+XY=X+Y
(b)AB＋BC＋AB＋BC=1(c)Y+XZ+XY=X+Y+Z
(d)P+YZ+XZ+XY＋Q=疗＋XzZ＋Y亚
+2-3用代数操作证明以下布尔等式:
(a)ABC+BCD+BC+CD=B+CD
(b）WY+WYz＋WXZ＋WxY=wY＋WxZ＋xYZ+XYZ(c)AD+AB＋CD+BC=(A＋B＋c+D)(A＋B＋C+D)+2-4已知A·B=0和A十B=1，用代数操作证明:
(A+C)·(A+B)·(B＋C)=B·C
+2-5在这一章里已经用到只有两个元素О和1的特殊布尔代数。我们还可以用相应的二进制字符串
去定义超过两个元素的其他布尔代数。这些代数式为我们在第6章将要学习的按位逻辑运算奠定数学基础。假设这些字符串都是半字节即4位，在运算中就有2'(即16）个元素，这样4位半字节的二进制字符串元素Ⅰ相对应于十进制的元素1。以两元素布尔代数按位运算为基础，按照布尔特性,试定义以下新的代数。
(a）对任意两元素A和B的或运算（OR)，用A十B表示。(b）对任意两元素A和B的与运算(AND)，用A·B表示。(c)在代数式中扮演0角色的元素。
(d)在代数式中扮演1角色的元素。(e)对应任意元素A的元素A。
2-6化简以下布尔表达式使之含有最少的文字
(a)AC+ABC+BC
(b)( A+B+C)·ABC(c)ABC+AC
(d)ABD＋ACD+BD(c) (A＋B)(A+C)(ABC)
2-7 化简以下布尔表达式使之含有给定的文字数
(a)用三个文字表示:PY+XYZ十XY
(b)用两个文字表示:X十Y(Z＋X＋z)
(c)用一个文字表示:Wx(Z+Yz)+X(W+WYz)(d）用四个文字表示:(AB＋AB)(CD+CD)+AC2-8 利用德摩根定理,表示函数F=ABC+AC＋AB
(a)只用或及取反操作。
(b)只用与及取反操作。(c）只用与非及取反操作。2-9对下列表达式取反:
(a)AB＋AB
(b)(VW+X)Y+z
(c)WX(Yz＋Yzy+WX(Y+Z)(Y+z)(d)(A＋B+C)(AB＋C)(A+BC)
2-10作出以下函数的真值表，并用最小项之和最大项之积的形式表示每一个函数:
(a)(XY+Z)(Y＋XZ)
(b)(A+B)(B＋C)
(c) WxY＋wXZ＋WXZ+迈
2-11对于用以下真值表给出的布尔函数E和F:
(a）分别列出每个函数的最大项和最小项。(b)列出E和F的最小项。
(c)列出E＋F和E·F的最小项。
( d）用最小项之和的形式来表示E和F。(e）用最少的文字简化E和F。
2-12 将以下表达式转化为积之和的形式及和之积的形式:
( a)(AB十C)(B+CD)
(b)X＋X(X＋Y)(Y+z)(c)(A+BC+CD)(B＋EF)
2-13 画出以下布尔表达式的逻辑图。要求逻辑图应该完全与方程式对应，并假设没有取反的输人
(a)ABC＋AB＋AC
(b)X(Yz+Yz)+W(I+XZ)
(c) AC(B+D)+AC(B＋D)＋BC(A+D)2-14用三变量卡诺图化简以下布尔函数:
(a)F(X, Y, Z)=Sm(2,3,4,7)
(b）F(X, Y,z)=公m(0,4,5,6)
(c)F(A,B,C)=2m(0,2,3,4,6,7)(d)F(A,B,C)=Em(0,1,3,4,6,7)2-15用卡诺图化简以下布尔表达式:
(a)立＋YZ＋XYZ
(b)AB+BC+ABC(c)AB＋AC+BC+ABC
2-16用四变量卡诺图化简以下布尔函数:
(a）F(A,B,C, D)=>m(0,2,4,5,8,10,11,15)(b) F(A,B,C, D)=Em(0,1,2,4,5,6,10,11)(c)F(W,X,Y,D)=>m(0,2,4,7,8,10,12,13)2-17用卡诺图化简以下布尔函数:
(a）F(W,X,Y,Z)=>m(0,1,2,4,7,8,10,12)
(b) F(A,B,C, D)=>m(1,4,5,6,10,11,12,13,15)
2-18画出以下表达式的卡诺图，并找出最小项:
(c)BD+ABD+ABC
2-19找出以下布尔函数的主蕴涵项,并指出哪些是必需的:
(a）F(W,X, Y,Z)=>m(0,2,5,7,8,10,12,13,14,15)(b)F(A,B,C, D)=>m(0,2,3,5,7,8,10,11,14,15)(c)F(A,B,C, D)=>m(1,3,4,5,9,10,11,12,13,14,15)
2-20通过找出所有主蕴涵项和质主蕴涵项，并运用选择规则化简以下布尔函数:
(a）F(A,B,C, D)=2m(1,5,6,7,11,12,13,15)
(b)F(W,X, Y,Z)=>m(0,1,2,3,4,5,10,11,13,15)(c）F(W,X, Y,Z)=>m(0,1,2,5,7,8，10,12,14,15)2-21以和之积的形式化简以下布尔函数:
(a）F(W,X,Y,Z)=>m(0，1,2,8，10,12,14,15)(b）F(A,B,C, D)=>m(0,2,6,7,8,9,10,12,14,15)
2-22用积之和的形式以及和之积的形式化简以下表达式:
(a)AC+BD＋ACD+ABCD
(b)(A＋B＋D)(A+B＋C)(A＋B＋D)(B＋c+D)(c)(A+B＋D)(A+D)(A＋B＋D)(A＋B＋C+D)2-23用积之和的形式以及和之积的形式化简以下函数:
(a)F(A,B,C,D)=>m(2,3,5,7,8,10,12,13)(b） F(W,X,Y,Z)-IIm(5,12,13,14)
2-24 结合无关最小项d来化简以下布尔函数F:
(a)F(A,B,C)=Em(2,4,7), d(A,B,C)=>m(0,1,5,6)
(b)F(A、B,C, D)=乏m(2,5,6,13,15), d(A,B,C, D)=>m(0,4,8,10,11)(c)F(W,X, Y,Z)=工m(1,2,4,10,13), d(W, X,Y,Z)=Em(5,7,11,14)
2-25 结合无关最小项d来化简以下布尔函数F。找出所有主蕴涵项和质主蕴涵项，并运用选择规则。
(a)F(A,B,C)=>m(3,5,6), d(A,B,C)=Em(0,7)
(b）F(W,X,Y,Z)=2m(0,2,4,5,8,14,15), d(W,X, Y,Z)=>m(7,10,13)
(c)F(A,B,C,D)=区 m(4,6,7,8,12,15), d(A,B,C, D)=Em(2,3,5,10,11, 14)2-26以积之和的形式与和之积的形式，并结合无关最小项d来化简以下布尔函数F:
(a)F(W,X, Y,Z)=Em(5,6,11,12), d(W,X, Y,Z)=区m(0,1,2,9,10,14,15)
2-27 证明异或的对偶式是它的非。
2-28用异或门和与门实现下面的布尔函数,要求门的输入数最小。
F(A,B,C, D)=ABCD＋AD＋AD
2-29 图2-39中或非门的传播延迟为t,a=0.073 ns，反相器的传播延迟为t,s=0.048 ns。问该电路最
长路径的传播延迟是多少?
2-30将图2-40所示的波形加载到一个反相器。试画出该反相器的输出波形，假定
(a）没有延迟。
(b)传输延迟为0.06 ns。
(c）惯性延迟为0.06 ns，拒绝时间为0.04 ns。
2-31假定tya是 t:u和 tpLn的平均值，算出图2-41中从每个输入到输出的时间延迟。
( a)算出每条路径的t:u和 tpuu，假定每个门的tpL=0.20 ns，trLR=0.36 ns。由这些值算出每
条路径的tpdo
(b)假定每个门的tpa=0.28 ns，算出每条路径的tpdo(c)比较(a)、(b)的结果,并讨论它们的不同之处。
2-32惯性延迟的拒绝时间要求小于或等于传播延迟。根据图2-25中讨论的实例，为什么这个条件
对确定输出时延是必需的?
+2-33对于一个给定的门，tpHL=0.05 ns，tLR=0.10 ns。假定从这些信息为典型的门延迟行为建立惯
性延迟模型。
(a）假设输出为一个正脉冲(LHL)，那么传播延迟与拒绝时间是多少?(b)假定输出为一个负脉冲(HLH)，讨论(a)中参数的合理性。
以下习题中涉及的所有硬件语言描述文件均在配套网站上提供，它们使用ASCII码形式，可以编辑和用来模拟。当习题或习题中的某一部分需要模拟时，要使用VHDL或Verilog编译/模拟器。但是对于很多不需要使用编译或模拟器的习题，仍然要写出描述。
2-34画出对应图2-42的VHDL结构描述的逻辑电路图。注意电路不提供反变量输入。
2-35用图2-28作为框架，写出图2-43电路的VHDL结构化描述。用向量X(2:0)取代X、Y和Z。
查阅库1cdf_vhdl中的包func_prims 以了解各种门器件的信息。编译func_prims 和编写的VHDL程序，对输入的所有8种可能的组合进行仿真以验证描述的正确性。
Z-
图2-43 习题2-35、习题2-38、习题2-41和习题2-43的电路
2-36用图2-28作为框架，写出图2-44所示电路的VHDL结构化描述。查阅库1cdf_vhdl中的包
func_prims以了解各种门器件的信息。编译func_prims和编写的VHDL 程序，对所有16种可能的输入组合进行仿真以验证描述的正确性。
一X
c
B
-Y
A
图2-44习题2-36和习题2-40的电路
2-37画出图2-45中 VHDL数据流描述的最小二级实现的逻辑电路图。可以使用反变量输入。2-38 根据输出F的布尔方程，写出图2-43电路的 VHDL数据流描述。
2-39画出对应图2-46的Verilog结构化描述的逻辑电路图。注意电路不提供反变量输入。
2-40用图2-33作为框架，写出图2-44所示电路的 Verilog结构化描述。编译和模拟编写的 Verilog
模型,对所有16种可能的输入组合进行仿真以验证描述的正确性。
2-41用图2-46作为框架，写出图2-43电路的Verilog 结构化描述。用input[2:0]x代替X、Y
和Z。编译和模拟所编写的Verilog模型，对所有8种可能的输入组合进行仿真以验证描述的正确性。
2-42画出图2-47中 Verilog数据流描述的最小二级实现的逻辑电路图。可以使用反变量输人。
*2-43根据图2-34所示模型中输出F的布尔方程，写出图2-43电路的Verilog 数据流描述